An architecture of small-scaled neuro-hardware using probabilistically-coded pulse neurons

T. Kawashima, A. Ishiguro, S. Okuma

研究成果: Conference contribution

2 被引用数 (Scopus)

抄録

We present an architecture of a neuro-hardware that can be realized on a small-scaled circuit compared to the conventional approach. In order to reduce the scale of the circuits, the architecture employs a new method of computing the membrane potential and sigmoid function by encapsulating the probability properties into relative delay between two pulses. The proposed architecture enables one to integrate more than one hundred of neurons on a latest FPGA chip, which means thirteen-fold miniaturization compared to the conventional architecture.

本文言語English
ホスト出版物のタイトルIECON Proceedings (Industrial Electronics Conference)
出版社IEEE Computer Society
ページ657-663
ページ数7
DOI
出版ステータスPublished - 2000 1月 1
外部発表はい

出版物シリーズ

名前IECON Proceedings (Industrial Electronics Conference)
1

ASJC Scopus subject areas

  • 制御およびシステム工学
  • 電子工学および電気工学

フィンガープリント

「An architecture of small-scaled neuro-hardware using probabilistically-coded pulse neurons」の研究トピックを掘り下げます。これらがまとまってユニークなフィンガープリントを構成します。

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