A sub-10-ns 16 × 16 multiplier using 0.6-µm CMOS technology

Yukihito Oowaki, Kenji Numata, Kenji Tsuchiya, Kazushi Tsuda, Hiroshi Takato, Naoko Takenouchi, Akihiro Nitayama, Takayuki Kobayashi, Masahiko Chiba, Shigeyoshi Watanabe, Kazunori Ohuchi, Akimichi Hojo

研究成果: Chapter

抄録

A 16 × 16-bit parallel multiplier fabricated in a 0.6-µm CMOS technology is described. The chip uses a modified array scheme incorporated with a Booth’s algorithm to reduce the number of adding stages of partial products. The combination of scaled 0.6-µm CMOS technology and advanced arithmetic architecture achieves a multiplication time of 7.4 ns while dissipating only 400 mW. This multiplication time is shorter than other MOS high-speed multipliers previously reported and is comparable to those for advanced bipolar and GaAs multipliers.

本文言語English
ホスト出版物のタイトルComputer Arithmetic
ホスト出版物のサブタイトルVolume II
出版社World Scientific Publishing Co.
ページ数1
ISBN(電子版)9789814641470
ISBN(印刷版)9789814641463
DOI
出版ステータスPublished - 2015 1 1

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フィンガープリント

「A sub-10-ns 16 × 16 multiplier using 0.6-µm CMOS technology」の研究トピックを掘り下げます。これらがまとまってユニークなフィンガープリントを構成します。

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