2.7-ns 8 x 8-bit Parallel Array Multiplier Using Sidewall Base Contact Structure

Katsuyoshi Washio, Kazuo Nakazato, Tohru Nakamura

研究成果: Article査読

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抄録

A high-speed 8x8-bit parallel array multiplier is developed using sidewall base contact structure (SICOS) technology. The two's complement multiplication algorithm with carry save adder (CSA) arrays and carry lookahead adders (CLA’s) is employed. A SICOS transistor results in 14-GHz cutoff frequency and 84-ps/gate ECL switching speed. Multiplication time is 2.7 ns with a power dissipation of 900 mW.

本文言語English
ページ(範囲)613-614
ページ数2
ジャーナルIEEE Journal of Solid-State Circuits
22
4
DOI
出版ステータスPublished - 1987 8
外部発表はい

ASJC Scopus subject areas

  • 電子工学および電気工学

フィンガープリント

「2.7-ns 8 x 8-bit Parallel Array Multiplier Using Sidewall Base Contact Structure」の研究トピックを掘り下げます。これらがまとまってユニークなフィンガープリントを構成します。

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